Institute of Information Theory and Automation

You are here

Bibliography

Conference Paper (international conference)

FPGA Implementation of Adaptive Filters based on GSFAP using Log Arithmetic

Tichý Milan, Schier Jan, Gregg D.

: Proceedings of The 2006 IEEE Workshop on Signal Processing Systems Design and Implementation, p. 342-347 , Eds: Badawy W., Boumaiza S.

: IEEE Workshop on Signal Processing Systems Design and Implementation. 2006, (Banff, CA, 02.10.2006-04.10.2006)

: CEZ:AV0Z10750506

: MEIF-CT-2003-502085, FP6 Marie Curie Intra European Fellowship

: adaptive filter, DSP, affine projection, logarithmic arithmetic, FPGA

(eng): The paper deals with floating-point-like implementation of the GSFAP algorithm using FPGA hardware. We present an optimized core for the GSFAP, built using logarithmic arithmetic which provides very low cost multiplication and division. The resulting GSFAP core can be clocked at more than 80 MHz on the one million gate Xilinx XC2V1000-4 device. It can be used to implement filters of orders 20 to 1000 with a sampling rate exceeding 50 kHz.

(cze): Článek se zabývá implementací GSFAP algoritmu v plovoucí řádové čárce s využitím FPGA. Představuje optimalizovaný návrh GSFAP algoritmu implementovaný pomocí logaritmické aritmetiky, která se vyznačuje velice efektivním násobením a dělením. Výsledný hardware je schopen pracovat na hodinové frekvenci 80 MHz na čipu Xilinx XC2V1000-4. Hardware lze použít k realizaci adaptivních filtrů řádu 20 až 1000 schopných zpracovávat signály se vzorkovacím kmitočtem přesahujícím 50kHz.

: 09G, 09H

: JC

2019-01-07 08:39