(eng): This paper describes a methodology and design flow for designs with dynamic reconfiguration in the DSP and control domain. The described design flow starts with a description an Matlab/Simulink that is converted to Handel-C and then compiled through VHDL to EDIF, and finally to FPGA configuration. The methodology and design flow are demonstrated on implementation examples with simple floating-point IP cores targetting the Atmel AT94K FPSLIC device.

(cze): Částečná dynamická rekonfigurace umožňuje zvyšovat funkční hustotu návrhu, což ale vede ke složitějším metodám návrhu. Tento článek popisuje metodologii a návrhový postup pro rekonfigurovatelná zapojení z oblasti zpracování signálů a řídící techniky. Popisovaný postup začíná popisem v prostředí Matlab/Simulink, který je převeden do Handel-C a pak přeložen do VHDL a EDIFu a konfigurační informace pro FPGA obvody. Postup je předveden na příkladech.