Ústav teorie informace a automatizace

Jste zde

Bibliografie

Conference Paper (international conference)

Comuputation of Long Time Cross Ambiguity function using reconfigurable HW

Heřmánek Antonín, Kuneš Michal, Kvasnička M.

: Proceedings of the 6th IEEE International Symposium on Signal Processing and Information Technology, p. 1-5

: IEEE International Symposium on Signal Processing and Information Technology. ISSPIT'06 /6./, (Vancouver, CA, 27.08.2006-30.08.2006)

: CEZ:AV0Z10750506

: 1M0567, GA MŠk, ONERA20030001, GA MO

: reconfigurable HW, cross ambiguity function, passive coherent location, VLSI, accelerator design

(eng): In modern radio location systems based on passive coherent location (PCL), one of the key problems is an efficient and accurate computation of the cross ambiguity function (CAF). This function is related to the direct signal and signals reflected from localized targets. CAF represent power spectral density distribution of the cross-correlation between direct and reflected signals. In this paper we present an attempt to implement (numerically effective and sufficiently accurate) the CAF computation accelerator on FPGA. The results show that this accelerator could be used to compute CAF in real-time in the future PCL systems. The presented design has been implemented in PC accelerator cards based both on Xilinx Virtex IV and Altera Stratix II devices. The presented contribution gives overall information about the algorithms, accelerator architecture design and achieved performance. The possibilities of the future enhancements are discussed.

(cze): Klíčovým problémem moderních radio-lokačních systémů založených na technologii pasivní koherentní lokace je efektivní a numericky přesný výpočet věrohodnostní funkce. Tato funkce je funkcí přímého signálu a signálu odraženého od cílů. Věrohodnostní funkce představuje spektrální výkonovou distribuční funkci vzájemné korelace příměho a odraženého signálu. V tomto příspěvku presentujeme efektivní a numericky dostatečně přesnou implementaci akcelerátoru pro výpočet věrohodnostní funkce založeném na technologii FPGA. Výsledky práce ukazují, že v budoucnu takovýto akcelerátor umožňuje výpočet věrohodnostní funkce v reálném čase a může být použit v reálných PCL systémech. Příspěvek shrnuje veškeré informace o použitých algoritmech, architektuře akcelerátoru a dosažených výsledků. Možnosti a směry dalšího vývoje jsou diskutovány v závěru.

: 090, 170

: JC

07.01.2019 - 08:39