Ústav teorie informace a automatizace

Jste zde

Bibliografie

Conference Paper (international conference)

Analysis of Applicability of Partial Runtime Reconfiguration in Fault Emulator in Xilinx FPGAs

Kafka Leoš

: Proceedings 2008 IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems, p. 178-181 , Eds: Straube Bernd, Drutarovský Miloš, Renovell Michel, Gramata Peter, Fischerová Mária

: IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems. DDECS 2008 /11./, (Bratislava, SK, 16.04.2008-18.04.2008)

: CEZ:AV0Z10750506

: 1QS108040510, GA AV ČR

: FPGA, partial runtime reconfiguration, fault emulation

(eng): This paper analyses applicability of partial runtime reconfiguration (PRR) in fault emulators based on FPGAs of Xilinx Virtex family. PRR is used for loading emulator modules and for injecting faults into the emulated circuit. Since the time of reconfiguration may have significant impact on its usability, this paper deals with this issue. The goal was to accelerate PRR and to evaluate the time needed for fault injection by PRR on these FPGAs. Experimental results show that we have achieved up to eight times faster reconfiguration compared to the original Xilinx method, and fault injection time about 77us per one emulated fault.

(cze): Tento článek se zabývá možnostmi využití částečné dynamické rekonfigurace v emulátoru poruch v FPGA Xilinx Virtex. Částečná dynamická rekonfigurace je použita pro nahrávání modulů emulátoru do FPGA a pro vkládání poruch. Využitelnost dynamické rekonfigurace velmi závisí na době rekonfigurace, a proto se tento článek zabývá také urychlením rekonfigurace a vyhodnocením času potřebného pro vložení jedné poruchy. Navrhovaná metoda rekonfigurace byla až 8x rychlejší než původní metoda. Naměřená doba vložení jedné poruchy byla 77us.

: JC

07.01.2019 - 08:39