Vedoucí oddělení:
Jiří Kadlec

Zástupce vedoucího oddělení:
Zdeněk Pohl

Sekretářka:
Milada Kadlecová

Kontaktní informace:
telefon: +420 266 052 216
www: http://sp.utia.cz/
lidé: people, Ph.D. students
Seznam publikací, přenášek, projektů

Oddělení se zaměřuje na výzkum, vývoj a implementaci pokročilých algoritmů pro digitální zpracování signálu (DSP), a to především v oblasti adaptivního řízení a zpracování audio signálů. Naše znalosti se opírají o zkušenosti ve statistice, konkrétně o zkušenosti s Bayesovským přístupem k identifikaci a modelování systémů.

Cílovou platformou jsou programovatelná hradlová pole (FPGA) a digitální signálové procesory. Pro specifikaci, modelování a verifikaci algoritmů používáme Matlab/Simulink. Tyto algoritmy následně implementujeme v hardwaru. Takto specializovaná řešení jsou určena zejména pro využití ve vestavných systémech. Proto též zkoumáme vlastnosti algoritmů dovolující vysoce efektivní zpracování, tedy co nejmenší využití paměti, malé nároky na velikost čipu a nízkou spotřebu energie. Toho se dosahuje jednak pomocí návrhu nových nebo modifikací existujících DSP algoritmů a využitím architekturních vlastností jako např. dynamická re-konfigurace v FPGA.

Naším cílem není věnovat se pouze teoretickému návrhu algoritmů, ale také pomáhat průmyslovým partnerům s komplexním řešením implementačních problémů. Nejmodernější DSP aplikace, jakými jsou bezdrátové sítě, mobilní komunikace či systémy pro zvyšování kvality audio, jsou často používanými komponentami ve vestavných systémech. Zhruba řečeno to znamená, že takové systémy jsou implementovány v jediném čipu s využitím omezeného množství systémových prostředků.

Oddělení se podílelo a podílí na řešení řady mezinárodních i národních projektů na výzkum a vývoj. Například projekt ESPRIT č. 33544 High Speed Logarithmic Arithmetic Unit měl za cíl vyvinout a implementovat logaritmickou aritmetiku jako efektivní alternativu k aritmetikám v plovoucí řádové čárce pro využití ve vestavěných systémech. Projekt RECONF2 (IST-2001-34016) "Design Methodology and Environment for Dynamic RECONFigurable FPGA" byl zaměřen na vývoj metodologie návrhu pro dynamickou rekonfiguraci v zařízeních firem Xilinx a Atmel. Projekt 6. rámcového programu EU AETHER - Self-Adaptive Embedded Technologies for Pervasive Computing Architectures" zkoumal možnosti efektivního návrhu samo-adaptivních aplikací pro složité vestavné systémy. Projekt 7. rámcového programu EU AppleCore řešil rozšíření standardního procesoru LEON2 o obvody dovolující přepínat s minimem zpoždění mezi výpočtovými vlákny. V projektu SCALOPES řešeném v rámci programu ARTEMIS jsme navrhovali obvodová řešení dovolující redukovat spotřebu energie. Do projektu SMECY (program ARTEMIS) jsme vstoupili s ÚTIA EdkDSP HW platformou, která podporuje akceleraci výpočtů v plovoucí řádové čárce. Cílem bylo vyvinout kompletní řetězec vývojových nástrojů pro tuto platformu s oblastí využití v akceleraci algoritmů pro paralelní zpracování signálu a video v reálném čase. V rámci projektu IDEAS (program ENIAC), zahájeném v roce 2012, bude naším úkolem navrhnout a ověřit výkonná paměťová rozhraní pro system-on-chip aplikace pro elektromobily.

Vědecký profil oddělení doplňují aktivity spojené s propagací spolupráce mezi akademickými a průmyslovými partnery (projekty Idealist, IST World, COSINE a další). V rámci OKO ICT Oborové kontaktní organizace pomáháme IT organizacím v ČR s přípravou a integrací do velkých projektů ICT 7. rámcového programu a do projektů společných technologických iniciativ.

 

Poslední události:

---